FPGA逻辑设计思路

1.      模块的划分

Ccd驱动时序设计:

根据TCDl703C的数据手册，各驱动脉冲的时序要求如图4．3所示。忽略驱

动脉冲的上升时间和下降时间，图中各时间参数的要求见表4．1。

图3.6为:

3.采样时序设计:

模拟前端控制接口设计

4.接口读写时序设计

模拟前端状态更新

6.数据存储和处理模块设计

数据存储和累加的设计

7.Usb通信设计

Ch375读写时序和命令码

Ch375初始化设计

数据接收和传送的设计

8.控制模块设计

用于对上述各个模块的协调和控制

自适应调节模块的设计:

数据上传控制:

接收上位机指令:

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